摘要：在 2026 年，硬件描述语言（HDL）的开发门槛正在被 AI 重新定义。本文记录了一次硬核挑战：在不查阅任何寄存器手册、不手画状态转移图的情况下，仅凭 Claude Code 辅助，完成了一个包含 UART 通信、协议解析（FSM）及 PWM 控制的完整 FPGA 模块设计与验证。这是一次关于“AI 辅助芯片设计”的真实压力测试。
 
  
    
    
 
     
 
      
引言：Verilog 开发者的“中年危机”
 
      
项目挑战：从串口到 LED 的全链路设计
 
      
开发实录：Claude Code 的 RTL 设计能力 
       
 
        
3.1 基础设施：波特率发生器与 UART RX
 
        
3.2 核心难点：让 AI 写三段式状态机（FSM）
 
        
3.3 脏活累活：自动生成 Self-Checking Testbench
 
       
 
      
深度复盘：AI 写硬件代码的“红线”
 
      
效率对比：人工手撸 vs Claude Code
 
      
结语：硬件工程师会变成 Verification 工程师吗？
 
     
 
     
 
      
作为一名 FPGA 工程师，日常工作往往在“连线”和“看波形”中度过。一个简单的串口模块，虽然原理简单，但手写起来：计数器位宽算不对、状态机跳转条件漏写、Reset 信号极性搞反……这些低级错误往往要消耗半天时间 Debug。
 
      
既然 Claude Code 在软件界大杀四方，那它懂时序逻辑吗？它能分清阻塞赋值（=）和非阻塞赋值（<=）吗？今天我决定用一个经典项目来验证它的成色。
 
      
目标：在 Xilinx Artix-7 平台上，设计一个智能呼吸灯控制器。
功能需求：



 
      
 
       
通信层：通过 UART（波特率 ）接收上位机指令。
 
       
协议层：解析指令包 0xAA (帧头) + [PWM_VAL] (亮度) + 0x55 (帧尾)。
 
       
控制层：根据解析的 PWM_VAL 调整 LED 亮度。
 
       
验证层：提供完整的 ModelSim/Vivado 仿真激励。
 
      
 
      
工具链：VS Code + Claude Code (插件版) + Vivado 2017.4
 
      
3.1 基础设施：波特率发生器与 UART RX
 
      
在 Verilog 中，计算分频系数总是很烦人。我直接向 Claude 提问。
 
      
Prompt:
 
      

        “我需要一个 Verilog 模块 
       uart_rx。 
       
输入时钟 clk 为 50MHz，波特率 。 
需处理亚稳态（双触发器同步），使用过采样逻辑保证稳定性。 
输出： rx_data_valid 和 rx_data[7:0]。” 
 
 
 
 
 
 
 
 
 












      
 
      
Claude Code 秒回了代码，并且做对了两件关键的事：
 
      
 
       
参数化设计：使用了 parameter CLK_FREQ 和 parameter BAUD_RATE，并在代码内部自动计算了分频计数器 CLKS_PER_BIT = CLK_FREQ / BAUD_RATE。
 
       
打拍处理：自动生成了 r_rx_d1, r_rx_d2 来同步异步信号，这是初学者最容易忽略的。
 
      
 
      
// Claude 生成的代码片段 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin r_rx_d1 <= 1'b1; r_rx_d2 <= 1'b1; end else begin r_rx_d1 <= rx_in; r_rx_d2 <= r_rx_d1; // 同步处理 end end 
 
      
体验：这一步直接省去了我拿计算器算时钟周期的 10 分钟。
 
      
3.2 核心难点：让 AI 写三段式状态机（FSM）
 
      
协议解析是本次挑战的核心。不仅要处理数据移位，还要判断帧头帧尾。
 
      
Prompt:
 
      

        “编写一个名为 
       cmd_parser 的模块。 
       
接收 rx_data 和 rx_valid。 
实现一个三段式状态机： 
IDLE -> WAIT_HEAD(检测0xAA) -> WAIT_DATA -> WAIT_TAIL(检测0x55) -> UPDATE。 
只有完整接收包后，才更新输出 led_pwm_duty。” 
 
 
 
 
 
 
 
 
 
 
 
 
















      
 
      
Claude Code 生成的状态机逻辑非常清晰，甚至使用了 localparam 定义状态，代码风格堪比教科书：
 
      
// Claude 生成的 FSM 逻辑 localparam IDLE = 3'd0; localparam CHECK_HEAD= 3'd1; localparam GET_DATA = 3'd2; // ... always @(*) begin next_state = current_state; case (current_state) IDLE: begin if (rx_valid && rx_data == 8'hAA) next_state = GET_DATA; end GET_DATA: begin if (rx_valid) next_state = CHECK_TAIL; end // ... Claude 甚至处理了异常回退逻辑，如果不符合协议直接回 IDLE endcase end 
 
      
避坑：Claude 第一次生成的代码中，Reset 逻辑使用的是高电平复位，而我的开发板是低电平复位。
修正 Prompt：“请将所有复位逻辑修改为 negedge rst_n。” ——它在 3 秒内完成了全局替换。



 
      
3.3 脏活累活：自动生成 Self-Checking Testbench
 
      
写 Testbench 是所有硬件工程师的痛。要模拟 UART 的串行时序非常麻烦。
 
      
Prompt:
 
      

        "为上述模块编写一个 Testbench。生成 50MHz 时钟。编写一个 
       task send_byte(input [7:0] data) 模拟 UART 发送时序（包含起始位、停止位）。构造三个测试用例：正常包、帧头错误的包、帧尾错误的包。使用 
       $display 自动打印测试是否通过。" 
      
 
      
这是 Claude Code 最让我惊艳的地方。它不仅写了 TB，还写了 Task！
 
      
// Testbench 片段 task uart_send_byte; input [7:0] data; integer i; begin rx_line = 0; // Start bit #(BIT_PERIOD); for (i=0; i<8; i=i+1) begin rx_line = data[i]; #(BIT_PERIOD); end rx_line = 1; // Stop bit #(BIT_PERIOD); end endtask initial begin // Test Case 1: Valid Packet uart_send_byte(8'hAA); uart_send_byte(8'h80); // 50% brightness uart_send_byte(8'h55); #1000; if (pwm_val_out == 8'h80) $display("TC1 PASSED: PWM Updated correctly"); else $display("TC1 FAILED"); end 
 
      
 
       
虽然 Claude Code 很强，但在 Verilog 开发中不能盲信。实测中发现两个问题需要人为干预：
 
       
 
        
位宽截断警告：在 PWM 计数器比较时，Claude 有时会忽略位宽扩展（bit extension），虽然仿真能过，但在综合时会产生 Warning。需要提示它 “明确标明常数位宽，如 8’d0 而不是 0”。
 
        
锁存器（Latch）隐患：在组合逻辑 always @(*) 中，如果 if 没有配套的 else，会产生 Latch。好在 Claude Code 大部分时候会补全 default 分支，但作为工程师必须 Review 这一点。
 
       
 
       
Prompt 技巧：
在生成代码前，加上这句话：“请遵循严格的 RTL 编码规范，禁止生成 Latch，所有时序逻辑使用非阻塞赋值。”



 
      
     
    

这次实战让我意识到，对于标准接口（SPI, I2C, UART）和常见逻辑，Claude Code 的代码质量已经超过了 80% 的初级工程师。

但这并不意味着硬件工程师失业了。恰恰相反，我们的重心将从 “如何写出符合语法的 Verilog” 转移到 “如何设计系统架构”和“如何验证 AI 生成的模块”。

在未来，Design 可能是 AI 做的，但 Sign-off（签核） 依然必须是人。拥抱 Claude Code，把我们从繁琐的连线中解放出来，去思考更复杂的架构设计吧！