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L波段频率源设计（精选四篇）

频率合成是指以一个或多个低相噪、高稳定、高准确的参考频率源为基准，在某一频段内，综合产生并输出多个工作频率点的过程。基于此原理制成的频率源称为频率合成器，简称频综—Frequency Synthesizer。频率合成技术起源于二十世纪30年代，发展到现在，其合成方法主要包括直接频率合成 (DS) 、锁相频率合成 (PLL) 、直接数字频率合成 (DDS) 等。

1. 直接频率合成

利用混频、倍频、分频的方法由参考源频率经加、减、乘、除运算直接组合出所要求的频率。优点：频率捷变速度快，相噪低，频率高。缺点：结构复杂、杂散多、体积大、频率分辨率差。

2. 锁相频率合成

能够跟踪输入信号相位的闭环自动控制系统。现在最常用的结构是数摸混合的锁相环，即数字鉴相器、分频器、模拟环路滤波和压控振荡器的组成方式。优点：相噪低、杂散抑制好、输出频率较高。缺点：频率切换速度慢，频率分辨率一般。

3. 直接数字频率合成

利用数字方式累加相位，再以相位和作为地址来查询正弦函数表得到正弦波幅度的离散数字序列，最后经D/A变换得到模拟正弦波输出。优点：极高的频率分辨率(微赫兹级)，快的变频速度(纳秒级)，变频相位连续，相噪低。缺点：工作频率低、杂散多。

（二）方案设计与分析

文章介绍的L波段多频点频率源是作为整个8-20GHz收发系统发射模块的本振信号，该频率源技术指标如下：

参考晶振：100 MHz，-150dBc/Hz@1kHz;

输出频点：一路40MHz，两路100MHz，一路200MHz，一路1GHz，一路1.5GHz，两路2GHz;

输出功率：大于+7dBm;

输出相位噪声：-105dBc/Hz@1kHz;

杂散抑制：-75dBc;

工作环境温度：-20～+60℃;

频源率腔体：228mm×170mm×30mm;

微波与射频输入、输出接口：SMA接口，阻抗50Ω。

1. 方案的选择

点频源的设计主要采用直接频率合成和锁相杯这两种方法进行频率合成，其相噪低，输出频率高，调试简便。但直接频率合的杂散多，对滤波器的要求比较大，文章采用SIR窄带滤波器能够很好的抑制其杂散，因此，选用接频率合成和锁相杯来实现L波段多频点频率源模块。经过综合考虑，L波段多频点频率源的方案原理框图如图1所示：

2.40MHz频点设计和分析

参考晶振的输出是100MHz，因此为了获得高稳定度，低相噪的40MHz频点输出，不易采用直接分频的方法，而选择通过锁相环直接锁到40MHz，其中鉴相器采用ADI公司的ADF4001芯片，该芯片噪声基底是-213dBc/Hz，压控振荡器(VCO)采用mini-circuits公司的JTOS-75P芯片，输出功率7dBm由pi型衰减网络调试得到。具体方案原理框图如图2所示：

根据锁相环的原理，带内相位噪声主要由参考信号噪声、鉴相器噪声和环路滤波器噪声来决定，当参考信号的相噪足够低时，其理论计算公式：

其中，fo是输出频率，fd是鉴相频率，N=fo/fd是分频比，PN (1Hz) 是1Hz带宽内的鉴相器噪声基底。鉴相频率取10MHz，计算得到的理论结果约为-130dBc/Hz@1kHz，用ADIsimPLL3.1软件进行仿真，结果如图3所示：

由仿真结果可以知道，40MHz总的输出相位噪声约为-130dBc/Hz@1kHz。

3.200MHz, 1GHz和2GHz频点设计和分析

参考晶振输出100MHz通过2次倍频芯片得到200MHz输出，为了更好的抑制基波100MHz和3次谐波300MHz，采用了滤波+放大+滤波的方案，可以达到75dB以上的抑制，200MHz输出功率+7dBm通过pi型衰减网络调试得到。同时，输出的200MHz通过功分器，一路作为200MHz频点输出，另一路直接通过二极管HSMP3822产生N次谐波, 通过微带SIR窄带滤波器选取其5次谐波得到所需的1GHz频点，为了更好的抑制4次和6次谐波，采用滤波+放大+滤波方案，功率的大小通过调节pi型衰减网络保证。同时将1GHz功分为两路，为了能驱动2次倍频器HMC156(其**输入功率是+15dBm)，先通过放大器使其达到所需驱动功率，同时为了更好的抑制1GHz的基波和3次谐波，采用滤波+放大+滤波的方案。将得到的2GHz功分两路，得到两路2GHz的信号，输出功率+7dBm还是通过pi型衰减网络调试得到，其系统原理图如图4所示。

200MHz, 1GHz和2GHz频点均是通过倍频达到，倍频的噪声恶化20lgN，其中N表示倍频次数，当输出2GHz时，N=20，噪声恶化约为26dB，而晶振的相位噪声为-150dBc/Hz@1kHz，故2GHz频点输出的相位噪声理论值约为-134dBc/Hz@1kHz，满足系统指标要求，由于直接倍频产生的频率杂散很多，对滤波器要要求很高，文章采用的是微带SIR窄带滤波器一种变型的发夹型滤波器，其大量应用的通信移动通信中，基本结构如图5所示：

用高频电磁仿真软件HFSS仿真中心频率为2GHz微带SIR滤波器，仿真结果如图6所示：

由仿真结果可以看出，中心频率为2GHz的SIR滤波器，带内插损有0.5dB, 3dB带宽有20MHz，在1GHz和3GHz有50dB左右的损耗。

4.1.5GHz频点设计与分析

参考晶振输出100MHz通过SMP3822产生N次谐波，通过LC滤波器选取3次谐波实现3次倍频，得到300MHz信号，再通过HMSP3822，由微带滤波器+放大器+微带滤波器提取其5次谐波实现5次倍频，得到所需的1.5GHz信号，功率+7dBm通过加衰减器来调节, 其方案原理图如图7所示。

（三）测试结果

由测试结果图得到，40MHz, 100MHz, 1GHz, 2GHz输出功率均大于+7dBm，杂散抑制在-80dBc左右，均达到或超过指标要求。

硬件实物图：

（四）结语

文章介绍了一种L波段多频点频率源的设计过程，通过采用直接频率合成和锁相环相结合的方法，达到低相噪，低杂散的微波频率源模块，最后给出实测数据和实物图，从测试结果看均达到系统要求。

摘要：文章对目前几种常用的频率合成技术的原理及其优缺点作了简要的分析与比较, 着重介绍通过直接频率合成和锁相环相结合的方法, 设计了一个低相噪, 低杂散的L波段多频点频率源模块。

关键词：频率合成,相位噪声,PLL

参考文献

[1]张厥盛, 郑继禹, 万心平.锁相技术[M].西安:西安电子科技大学出版社, 1994.

[2]付聪.应用于某雷达射频前端的频率合成模块设计[J].大众科技, 2010, (3) .

[3]Jia-Sheng Hong, M.J.Lancaster.Microstrip Filters for RF/Microwave Applications[M].John Wiley&Sons, Inc., 2001.

在仪器仪表测量, 雷达系统, 电子对抗, 微波通信, 生物医学以及制导等领域中都有广泛的应用。信号源有多种产生方式, 本文所采用的是锁相环技术, 产生频率为1200MHz, 相位噪声优于-90d Bc/Hz@1k Hz的信号。

1 锁相环的设计

锁相环当环路处于锁定状态时, 输出频率儿是参考频率fr的N倍, 即:f0=Nfr, 并且和参考频率严格的同步。但是, 这种基本的PLL频率合成器在很多场合达不到要求。

为了提高合成频率的分辨率就要减小参考频率fr, 而这与转换时间的要求是矛盾的。根据工程中的经验公式

转换时间与参考频率成反比。所以, 这种简单的锁相环路频率合成器是不能同时满足两个要求的。现在, 可以采用变模分频锁相频率合成或者分数分频频率合成来解决这些难题。分数分频器构成的锁相环可以较快的实现环路的锁定, 但是杂散较大, 对设计的要求较高。本设计使用的鉴相芯片包含了双模分频器。

1.1 鉴相芯片的参数设计

设计采用的鉴相芯片是ADF4113, 加上环路滤波器和VCO就可构成完整的锁相环路。双模分频技术的基本原理是将A, B计数器同时开始进行减法计数, 预分频比为P+1, 经过A (P+1) 个周期后, 计数器A达到了0, 模式的控制电平变为高, 预分频比转变为P, 同时计数器A停止计数, (B-A) 个周期过后B的计数变为0, 总的分频比为N=A (P+1) + (B-A) =BP+A, 这个式子成立的条件是B>A。当B<A的时候, A在计数到0之前时B计数器停止了, 因此不能正常工作。当B=A时, N= (P+1) A, 这种情况属于临界状态。

ADF4113芯片含有的引脚有20个, 相对DDS的芯片较简单但是大部分引脚都不能悬空, 各个引脚因为其功能的不同有变化, 主要的一些引脚的功能如下:

RESET:最大电荷泵输出电流用此脚设置, 连接接一个电阻RESET;CP:接环路滤波器接此脚, 是电荷泵输出;CPGND:电荷泵的地;AGND:模拟地的引脚;RFINB:此引脚一般接100p F的去耦电容, 为RF互补输入;RFINA:此引脚为RF的输入;AVDD:此引脚为模拟电源, 范围是:2.7-5.5V;REFIN:此引脚为参考晶振的输入;DGND:此引脚为数字地;CE:芯片使能端, 逻辑“1”有效;LE:加载使能, 该位为逻辑“1”时, 存储在24位移位寄存器中的数据将全部装入指定的锁存器中, 锁存器的选择由控制位来决定;DVDD:此为数字电源的引脚, 范围为2.7-5.5V, 去耦电容应该靠近此引脚;AVDD应该和DVDD一致;

芯片使能端CE直接与电源连接, 鉴相频率取10MHz, 因为输出为点频, 所以选用较高的鉴相频率, 参考晶振从REFIN输入;这里分频比N=1200MHz/10MHz=120。

1.2 环路滤波器的设计

环路滤波器它具有低通的特性, 在锁相环路中起到关键的作用, 其对环路参数的调整起到了决定性的作用, 且对环路的各个指标性能有着非常重要的影响, 适当的调整环路滤波器的元件值可以较有效的提高杂散的抑制和相位噪声的指标。锁相环采用的芯片是ADF4113, 它的VP电压为5V, 而VCO采用的是UMS-1400-16, VCO的输出为1200MHz时, 对应调谐电压为8.7V左右, 因此鉴相器输出的调谐电压是无法驱动VCO实现所需要的输出频率的功能, 因此环路滤波器应选用有源环路, 将调谐电压进行放大。

有源环路滤波器的组成如图1。

它的传输算子为:

式中:τ1= (R1+AR1+R2) C, τ2=R2C

A是运算放大器在无反馈时的电压增益。

当运算放大器的增益A很高的时候, 则:

传输算子也可以近似写成:

式中τ1=R1C。明显, A越大的时候就越接近理想滤波器。其频率响应为:

其对数频率特性如图1。

环路滤波器的初值主要从相位噪声方面考虑。

虽然从理论上来讲, 环路滤波器从外部代入的噪声比其他几个部件的相位噪声要小, 可以选择忽略, 但是在设计中我们可以发现, 环路滤波器的噪声 (特别是有源环路滤波器) 会使得环路带宽附近的输出相位噪声恶化1~2d B, 有时甚至达到10个d B以上, 所以, 我们也应该对环路滤波器的噪声加以分析, 以便在设计电路时注意敏感元件的选取和使用, 期望能得到更好的相位噪声性能。

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在环路的动态平衡下, 环路输出中有噪声作用下所形成的稳态输出相位抖动, 它的大小用输出噪声相位方差的平均值来描述。如果环路的闭环传递函数为h Ts (s) , 可以求得输出噪声的相位方差:

这里覫ni为等效输入噪声相位功率谱密度。BL为环路等效噪声带宽。环路等效噪声带宽很好的反映了环路对输入噪声的滤除能力。BL越小, 环路滤除噪声的能力就越强。而BL与环路参数ζ和ωn有关。

ωn增大, 那么环路的等效噪声带宽也加大, 所以从抑制输入噪声的角度来讲, 在设计时就应该考虑适当的减小环路的ωn。实际上锁相环路对输入相位噪声相当于一个‘低通’滤波器。调制频率低的相位噪声可以较顺利的通过, 而调制频率高的相位噪声被衰减。阻尼系数的值是变化的, 其大小直接影响环路的瞬态特性, 通常合适的值在

在设计环路的参数值时, 从抑制压控振荡器噪声的角度看, 我们应该适当的加大环路ωn。

从抑制输入相噪的角度我们希望环路的阻尼系数取到一个理想的值, 可是这样的取值还要考虑是否满足环路锁定时间的要求。因此, 在计算环路滤波器初值时就是要考虑到各个方面的影响, 折中的取值, 使环路的性能最好。

在试验中, 可以通过两种方法计算环路滤波器的初值, 一种是利用公式计算, 另外一种设计环路滤波器的方法是可以通过在ADI公司网站上下载的专用于ADF411x系列鉴频鉴相器的环路滤波器设计软件 (ADISim PLL) 来设计。但是, 使用软件计算出来的环路参数值在锁相环的性能指标上要比使用计算公式得到的环路参数值要好。这是因为, ADISim PLL软件是针对锁相芯片ADF4113设计的, 具有针对性。而公式计算只是一个普遍性计算。

在设计环路滤波器的参数时, 使用ADI公司提供的ADF系列鉴相芯片的环路滤波器设计软件ADISim PLL, 利用它可以很快的根据所需的性能要求计算出环路的具体的参数。相位裕度设置为45度。图2为使用该软件设计的锁相环的电路。

上述使用的方法只是给出了元件的初始值, 具体的数值需要在电路的调试中反复实验, 才能达到理想的效果。在环路滤波器的调试中发现, C1和C3与环路的鉴相泄露和杂散有关, 而决定环路带宽的是R1和C2两个元件, 为了方便调试, 可以将R1换为可调的电阻, 这样通过调节可调电阻的值去调节环路的带宽。

采用该软件还可以得到输出的频率为1200MHz时的相位噪声的仿真曲线, 如图3。

从图上可以得出输出频率在1200MHz时, 频率的相位噪-113dBcHz@100kHz。

2 结束语

本文选择了PLL产生信号源的方案, 综合考虑到成本和现有条件等因素, 选择了关键器件, 说明分析了电路的主要组成单元, 对重要的技术和电路单元作了比较详细的说明。最终搭建了外部硬件电路与内部的控制程序等内容。在电路设计, 电磁兼容设计, 软件程序编制以及最终的电路调试等方面都存在技术难点, 这些难点需要优化系统电路设计, 并对实际的系统电路进行精心调试才能得到解决。

摘要：频率合成器是电子系统中非常重要的部件, 常常被称作电子系统的心脏, 目前正广泛地应用于电子对抗、遥控遥测通信、仪器仪表、雷达、导航以及广播电视等各个领域。本文利用锁相环技术产生1200MHz信号源, 分析了电路的主要组成单元, 对重要的技术和电路单元作了比较详细的说明。涉及关键器件的选择, 搭建外部硬件电路与内部的控制程序等内容。本文的结尾作了分析总结。

关键词：PLL,环路滤波器,频率合成器

参考文献

[1]张厥盛, 郑继禹, 万心平.锁相技术[M].西安电子科技大学出版社, 1994:5-10.

[2]陈邦媛.射频通信电路[M].科学出版社, 2002:287-293.

目前比较有效的降低频率合成中相位噪声的方法有两种：一是设计比较好的低相噪方案;二是选用低相噪的器件。本文即从这两个方面入手，仔细分析了各种设计方案的优缺点，选择了适合的设计方案，并结合目前较先进的器件对方案进行了实现。

1 方案比较

目前DDS+PLL在微波基准频率模块设计中最为常见的是用一个低频、高分辨率的DDS频率来激励或插入PLL，从而将两者的优点结合起来。正常DDS+PLL有3种基本方法：即DDS激励PLL, PLL内插DDS和与DDS直接混频。

1.1 DDS激励PLL

DDS激励PLL是产生宽带信号的基本方法，该方案中DDS作为PLL的频率源，PLL作为倍频锁相环。DDS激励的PLL以输入频率为分辨率, 因此具有很高的分辨率。

DDS直接激励PLL与单纯的PLL相比，由于作为参考的DDS具有很高的频率分辨率可以在不改变PLL分频比的情况下提高PLL的频率分辨率，但是如果DDS输出信号中，落在PLL的环路带宽内的杂散和相噪无法抑制，经过PLL倍频作用后，这些噪声会20LgNdB (N=fuut/fDDS) 。

1.2 内插式DDS/PLL合成

将DDS的输出与PLL的反馈支路混频，混频后的信号再送入鉴相器。这种方法利用了DDS高分辨率的特点，因此PLL可以采用较高的参考频率，不但提高了PLL的转换时间，同时也克服了因倍频而引起的杂散和相噪恶化，同时内插式的整个合成器的分辨率有DDS决定, 可充分发挥DDS的高分频比, 相位噪声主要有PLL及DDS的输出噪声决定.由于DDS不经PLL倍频所以DDS的噪声不会恶化。但该方案增加了混频环节主要难点在于DDS的杂散抑制。

1.3 环外混频DDS/PLL频率合成

直接将DDS与PLL混频，这有效的克服了前两种方法的缺点，既不会恶化DDS输出的杂散和相噪，也不会增加PLL设计的难度。由于PLL的作用只是将DDS输出上变频，提高了最终输出的频率。但是DDS的输出频率fDDS一般远远小于PLL的输出频率fPLL，混频后输出频率为fPLL±fDDS如果要求频率合成器的输出范围大2fDDS，则很难分离混频之后的和频fPLL+fDDS与差频fPLL-fDDS。

环外混频式DDS+PLL充分利用DDS的高分辨率，用PLL保证其带宽和工作频率。频率转换时间很短。该方案的输出噪声和杂散也很简单主要有DDS和PLL的输出噪声决定。由于PLL的检相频率很高使得环内分频比可以较小，杂散也就减小了，又由于DDS的噪声一般很小，所以这种方案的噪声很小，是我们首选的方案。

本方案中还使用了DDS+倍频的方法其优点是经过倍频不但提高了频率，也是带宽大大增加，且有很快的速度。

2 相噪分析

2.1 相位噪声来源

锁相环的噪声来源主要可以简单归纳为以下3种噪声模型：

1)作用在参考分频器输入端的晶体振荡器的等效相位噪声。

2)作用在鉴相器输入端的等效相位噪声，其中包括鉴相器、可变分频器和参考分频器的触发噪声，以及环路滤波器的各种有源、无源器件的等效噪声。此类噪声在环路通带内具有白色频谱特性。

3)作用在压控振荡器输出端的等效相位噪声，以及压控振荡器控制端感应的寄生干扰等，其中压控振荡器的内部噪声是主要噪声源。

锁相环中的噪声源主要包括鉴相器、VCO信号分频器、环路滤波器和参考信号分器。

各个噪声源在锁相环中的传输函数如下：

其中Kvco为压控振荡器的控制灵敏度;Kpd为鉴相器的鉴相灵敏度;H (s) 位环路滤波器的传输函数;N为压控振荡器的分频次数;M为参考信号的分频次数。

上式中由于每个噪声源是不相干的，则其相位噪声的功率谱密度可以从每个噪声源的均方根值得到。参考信号在锁相环路内的相位噪声倍乘上一个闭环低通的传输函数，这个传输函数对环路带宽外的噪声进行衰减。环路的陡度与环路阻尼系数ξ有关，因而环路阻尼系数对参考信号环路带宽外的相位噪声具有很大影响。当ξ=0.5时遏制噪声的性能最好;当ξ<0.5时，环路的过冲较大，对环路的可靠人锁不利。环路对压控振荡器相位噪声的影响恰好相反。压控振荡器对输出相位噪声的影响具有高通特性，即在环路带宽内，压控振荡器的相位噪声被衰减。在环路带宽外，环路对压控振荡器的相位噪声影响很小，可以等同于压控振荡器自由振荡时的相位噪声。但在实际应用中，当环路带宽很窄或者VCO的噪声很大时，VCO的相噪指标还是会影响到锁相环的带内噪声。因此，相位噪声性能好的频率合成器一般都采用低相噪压控振荡器。由上可以看出，从遏制参考源的噪声考虑，要求噪声带宽越小越好;而从遏制压控振荡器的噪声考虑，则要求噪声带宽越大越好，这是一对矛盾，因此，**的环路噪声带宽应使环路的噪声输出为最小。为了使环路噪声性能达到**，环路带宽可选择闭环带宽内相噪电平与VCO相噪电平的交叉点，作为快速估算这是一种很有效的方法。这样锁相环既能抑制压控振荡器固有噪声的低频分量，又能抑制环路低噪声的高频分量，从而使频率合成器的相位噪声最小。

通常参考源的相位噪声很小，VCO噪声在带外占主要地位，因此环路带宽的选择应该考虑到环路锁定时间、相位噪声、稳定性以及杂散的抑制等各方面因素。要做到频率合成器的低噪声设计除了前面提到的选择**环路带宽、采用低相噪压控振荡器外，还要在满足指标要求的情况下减低分频比，提高鉴相频率和参考源晶振的频率。在实际的工程应用中还要考虑各部分电路的接地状况、电源供电情况，以及合理布局等，这些都会直接影响到频率合成器输出信号的相位噪声性能。

2.2 影响间接式频率合成器的噪声因素

2.2.1 晶体振荡器的相位噪声

晶体振荡器的相位噪声φi (S)对输出相位噪声φo (S)的影响为

由式(4)中可以看出，晶振中心频率ω的相位噪声全部由环路输出，大于环路谐振频率ωn的相位噪声将被衰减。由于分频次数Ⅳ与倍频次数M受输出频率和跳频点数限制，故主要考虑φi (S)。晶体振荡器等效电路中的放大器固有噪声功率FKTB经放大器后通过带宽为Bi的晶体滤波器与信号功率Ps一起加到输入端，m o形成相位噪声，为放大器输出端的基底噪声，可写成

2.2.2 压控振荡器（VCO）的相位噪声

压控振荡器(VCO)的相位噪声对φo (S)的影响为

φvco (S)对φo (S)的影响具高通特性，低于的分量环路有很强的抑制作用，高于ωn的相位噪声分量将全部输出。因此频率合成器远端的相位噪声主要决定φvco (S)。但是军品所使用的频率综合器往往要求在带宽内能迅速转换频率，这就要求VCO在工作带宽内能频率捷变。为满足该要求，常常用变容二极管来调谐VCO，这就降低了VCO的Q值，以至VCO近端的相位噪声不会太好，因此一般在军品频率合成器的设计中应适当加宽锁相环路的带宽。

3 具体电路设计

3.1 DDS的实现

AD9959是美国ADI公司最新推出的一款四通道高速直接数字频率合成器。该芯片内部集成了四个DDS核，因此可对四个内部同步输出通道独立进行编程。通过一个公用系统时钟在芯片内部同步其独立的通道，AD9959可以对由于模拟处理(例如滤波、放大)或者PCB布线失配而产生的外部信号通道的不均衡进行有效的校正，从而使系统工程师用相当少的时间和精力去处理这个通常很复杂的系统设计问题。

设K为频率控制字，F为外部时钟频率，fc为输出频率，DDS的输出频率等于：

DDS的外部时钟选用OXLN系列超低相噪恒温晶体振荡器MP3838。其主要性能指标：杂波抑制≤-70dBm，谐波≤-30dBm，单边带相位噪声：-157dBc/Hz/1KHz。

当AD9959输出频率fdds为15-40MHz时，其相噪<-130dBc/Hz@1kHz/10kHz

DDS在工程实现时，为了抑制交调杂波或谐波信号落入有用输出频率内，要求DDS输出信号的频率小于时钟频率的33%.由此可知，本文中的外部时钟频率为200 MHz，那么输出频率为0-66 MHz，此范围内信号纯度和稳定度较好, 频率分辨率高。

3.2 锁相环电路的实现

PE3236是Pe re grine公司推出的高性能低功耗的数字锁相环频率合成器集成芯片。低相噪数字分频锁相频率合成器的相位噪声主要受VCO、参考源和鉴相器的影响。

3.2.1 减小VCO噪声的影响

如果VCO的输出直接作为频率合成器的输出，就采用各种方式提高环路带宽，当环路带宽宽达几百k Hz时，频率合成器输出频率环路带宽内的相位噪声主要由参考源和鉴相器决定，环路带宽外的相位噪声主要由VCO决定，而VCO远端的相位噪声一般比较理想，能满足工程需要。提高环路带宽是通过降低分频比来实现的，降低了分频比同时也降低了参考源和鉴相器相位噪声的恶化。早期降低分频比主要通过多环、混频环来实现。双反馈分频频率合成器鉴相器的两个输入都来自VCO与参考源的下变频信号，这样可以把分频比降低到原来的四分之一。当VCO的远端特性不能满足需要时，可以采取倍频和上变频的手段来降低对VCO的要求。

3.2.2 锁相环的杂散

锁相环的杂散主要来源有两种：环路外部的高频干扰;由检相器产生的纹波电压。因此提高锁相环杂散抑制度的方法有：减少自然谐振频率;增大环路滤波电容放电时间;减小总分频比。

由PE3236组成的数字锁相环，其环路分频比N与M、A计数器的值有如下关系：

其中M———PE3236中M计数器的值;A———PE3236中A计数器的值而锁相环的输出频率与输入的参考频率有如下关系：

其中Fout———锁相环的输出频率;fr———输入锁相环的参考频率;M———PE3236中M计数器的值;A———PE3236中A计数器的值;R———PE3236中R计数器的值。

本文中PLL输出频率为1040MHz, fr=100MHz，由公式(3.2.1) (3.2.2)可知：

有源积分滤波器的组成如图3.2所示：

当环路参数ωn、ξ选定后即可求出滤波器的参数。ωn、ξ的选择受环路的噪声性能、频率变换时间的限制。根据选定的ωn、ξ，滤波器的参数可由以下公式求出(C101、C102为旁路电容)：

其中环路滤波器的截止Fc选为环路自然谐振频率ωn/2π的10倍。

压控振荡器选用集成宽带压控振荡器HE-881 (70～140MHz) 做环路的VCO。它采用硅双极晶体管振荡，实现了低相位噪声，具有优良的调谐线性。其特性曲线如图3.3所示。

由VCO特性曲线查得：Kv=2π×7MHz/V，对于PE3236KФ=0.43V/rad，ωn=2π×10Krad/s，ξ=0.707, N=10.设C2=0.1μF，则可计算出

3.3 混频、滤波设计

混频器设计是本方案的重点之一，如果混频器设计的不好将会为后面的滤波带来很大的害处。在混频器的设计时，本方案采取了二次变频和“组合频率分量图”的方法对方案进行了优化。

3.3.1 二次变频

本方案中DDS的输出频率为15-40MHz，要达到100MHz的带宽必须将DDS的输出频率4倍频，而直接倍频将会引起频率混叠，所以本设计首先将fdds和100MHz频率源进行上混频，再对其进行4倍频，从而有效的避免了频率混叠现象的产生。

3.3.2 组合频率分量图

产生频率范围为1500-1600MHz的方案有多种，除了考虑到器件的限制外，还要考虑到各种方案混频后滤波的难易程度。

由组合频率分量图可知：如果需要和频f1+f2，其近旁频为2f1和2f2，需要满足下面关系式：

而本方案的参数正是满足上式的**参数。

3.4 电磁兼容行设计

1)印制电路板设计。为降低干扰，在DDS和PLL的电路板中采用了4层PCB板设计，其中顶层与底层为走线层，中间2层分别为电源层和接地层，VCO采用了微带板。由于DDS的近端杂散影响最终输出的频谱纯度，应避免在AD9959器件下面走数字线，以免把噪声耦合入芯片。AD9959电源线应尽可能宽，使阻抗低，减少尖峰的影响。模拟电源和数字电源要独立，分别把高质量的陶瓷去耦电容接到各自的接地引脚，去耦电容应尽量靠近器件管脚。像时钟这样高速开关信号应用地线来屏蔽，以免将噪声辐射到PCB板的其他部分。

2)结构设计。为避免电路之间的相互干扰，尽量减小由电路内部电磁兼容性不好引起的噪声干扰，在结构设计方面，把整个电路分成4块：供电部分、FPGA与AD9959部分、PE3236部分和VCO输出部分。在盒体上把他们用隔挡分开，并分别单独加小盖板，采用双层屏蔽以提高他的电磁兼容性能。

从图中可以看出在偏离载波100Hz出相位噪声还是偏大，影响这一指标的俄主要因素是环路滤波器的设计，增加环路滤波器的阶数可以进一步减小位噪声。

高稳定100MHz的晶振MP3838，其相位噪声为-157dBc/Hz·1KHz，其倍频后作为DDS的时钟源相位噪声损失约14dB，从DDS输出信号看，原理上讲相位噪声指标还应有所改善，经4倍频后损失约28dB。当AD9959输出频率fdds为15-40MHz时，其相噪<-130dBc/Hz@1kHz/10kHz这样输出的信号可以做到相位噪声优于100dBc/Hz·1KHz。

4 结语

本文利用了DDS和PLL外混频的方案，这个方案结合了二者的优点，频率分辨率高、相位噪声小变频速度短。实现L波段低杂散、低相噪、快速捷变的要求。该设计方电路简单、可靠性高，具有较大好实用性。

参考文献

[1]白居宪.直接数字频率合成.西安交通大学出版社, 2007.

目前, 频率合成技术是实现频率源设计常用的方法[1]。该技术通过利用晶体振荡器产生一系列稳定度高、等间隔的频率输出, 其稳定度和准确度与晶体振荡器所产生的频率相同。通过频率合成技术输出的信号具有准确和能够转化的特点。其发展具有集成化、数字化、小型化的特点, 其运用可以大幅提高和改善系统功能, 同时降低设备的功耗和成本[2]。

直接数字式频率合成是运用数字采样和存储技术的频率合成技术。它通过数字采样存储技术, 使得到的频率可以快速转换, 在具有频率分辨率高的优点外, 还大大提高了频率合成器的杂散指标、频率转换时间、相位噪声和频率输出范围[3]。

一、基于DDS激励PLL频率发生器设计方案

1.1DDS基本原理。DDS由波形存储器、相位累加器、低通滤波器、数/模转换器和基准时钟五部分组成。

如图1所示, 通过一个高稳定度的晶振产生基准频率。DDS以该基准频率作为基准源, 通过相位累加器对频率控制字进行累加。当相位累加器溢出时, 溢出频率就是DDS的输出频率。由此可以看出, 不同的频率控制字可以得到不同的累加器增量, 造成累加器溢出频率也不同。波形存储器对不同的溢出频率进行寻址, 便可以输出不同频率的正弦波。再经过数/模转换器和低通滤波器的处理后, 最终得到所需的正弦信号[4]。

1.2PLL基本原理。锁相环路 (PLL, Phase Locked Loop) 是一种反馈技术, 它将输入信号和输出信号之间的相位进行比较运算, 得到相位误差 (电压量) 。该相位误差信号通过反馈调整输出信号的相位变化, 使其与输入信号的相位一致, 从而实现“锁相”的功能。

锁相环路的基本结构如图2所示, 它是由鉴相器 (PD, Phase Detector) 、压控振荡器 (VCO, Voltage Control Oscillator) 和环路滤波器 (LF, Loop Filter) 组成的[5]。

a.可将鉴相器 (PD) 看做一个运算器, 它对输入信号和输出信号的相位进行运算, 得到相位差, 并将其作为环路滤波器的输入。b.环路滤波器 (LF) 对进行滤波处理, 得到可满足环路性能要求的信号, 作为压控振荡器的输入。c.在压控振荡器的振荡电路中, 通常采用变容二极管作为压控元件。变容二极管的结电容将随着来自于环路滤波器输出的控制信号电压的变化而改变, 从而使振荡器的输出频率发生变化。

1.3DDS激励PLL的频率发生器设计方案。DDS+PLL频率合成电路最基本的组合方案是DDS激励PLL, 并且应用较为广泛[6]。将DDS的输出作为PLL的输入源, 而PLL的作用是跟踪倍频锁相环。其原理框图如图3所示。

当锁相环锁定时, 频率合成器的输出频率分辨率为:

输出信号为:

其中, 是DDS的频率分辨率, fc是DDS的频率分辨率为DDS的时钟频率;N为DDS相位累加器字长;K为DDS的频率控制字;是合成器输出信号的频率分辨率。

由式 (2) 可以看出, 频率合成器的输出频率分辨率随着N增大而减小。当N足够大时, 将导致足够小, 这时, 可以使频率合成器的输出频率连续覆盖整个频段。

当DDS的输出带宽为BWDDS=DDS中心频率/Mmin时, 可实现输出频率的连续覆盖。

二、DDS激励PLL的频率合成电路的设计

2.1DDS芯片选取及其特性。本项目选用ADI公司生产AD9952作为DDS电路的核心器件。该器件能够产生200MHz的正弦信号。通过一个32位频率控制字实现高精度的频率跳变。另外, 该芯片还具有一个工作在400MSPS的14位数/模转换器, 可大大简化电路的设计。

AD9952的输出频率的计算公式如下:

其中, FTM为频率控制寄存器中的值, 可以通过软件进行设置;f0为DDS输出频率;fs为系统时钟。

AD9952输出信号相位偏移的计算公式为:

其中, POW为相位控制寄存器中的值, 可以通过软件设置;为输出信号相位偏移值[7]。

2.2PLL芯片和VCO芯片的选取及其特性。本项目选用UMC公司的压控振荡器UMZ-345-A16和ADI公司的锁相环频率合成芯片ADF4106作为锁相环路的核心器件。

压控振荡器UMZ-345-A16[9]的输出功率为12dBm, 输出频率为950～1750MHz, 调频电压精度为65MHz V, 驱动电流31mA, 调频电压为1～16V。

ADF4106[8]的RF输入灵敏度为-1.0/0dBm min/max, RF输入频率RFIN为0.⁵⁄₀.6GHz min/max, 允许的前置分配器输出最大值为300MHz;RFIN输入灵敏度为0.8V/AVDD (峰峰值) min/max, RFIN输入频率为20/250MHz min/max。ADF4106内部包含R计数器、输入寄存器, 功能锁存器、R计数锁存器等主要部分。ADF4106可对分频器进行分频, 分频频率为8/9、16/17、32/33和64/65, 同时具有串行通信接口及软硬件控制的低功耗模式。

由于压控振荡器UMZ-345-A16的驱动电流为31mA, 而ADF4106的ICP端输出电流最大为5mA, 因此, 选用放大器OP27GZ对ADF4106的ICP进行电流放大, 驱动压控振荡器。

2.3系统电路设计。本项目所设计完成的L波段信号发生器由参考时钟电路、L波段电路和功率放大电路三部分组成, 其硬件结构框图如图4所示。

将16MHz有源晶振所生成的信号通过射频转换器转换成差分频率信号, 作为DDS的参考频率信号;在L波段变频电路中, 通过单片机对DDS芯片AD9952进行配置, 对参考时钟电路中的参考频率信号进行处理, 产生基准频率信号;基准频率信号经PLL芯片ADF4106处理后, 得到L波段信号;该信号再通过压控振荡器反馈到L波段变频电路, 得到输出稳定的L波段信号频率;最后经功率放大发射电路对信号进行放大后, 将L波段信号发送出去。

在本系统的设计中, 通过对A D 9 9 5 2的F T W和CFR[7:3]进行设置, 将DDS的输出时钟配置为20MHz, 作为PLL的输入频率。根据式 (6) , 分别对P、B、A、R的值进行配置, 便可以得到步进值为4KHz, 在950MHz～1750MHz范围内输出可调L波段信号。

三、电路测试

本文通过使用DDS激励PLL的方式, 设计完成了步进频率为4KHz, 输出频率范围在1000MHz～1700MHz的L波段频率可调信号发生器。

如图5方案搭建测试电路, 并通过Agilent公司HP8563EC型频谱分析仪对输出信号进行测试, 得到输出信号的相位噪声和杂散测试结果。测试结果如表1和表2所示。

四、结论

经反复测试, 所设计的L波段频率发生器电路功能及性能指标均达到了设计要求, 并且工作稳定可靠。完成了L波段信号发生器的可行性验证。

摘要：无线通信设备的研制过程中, 频率发生器性能的优劣非常重要, 能够直接影响到通信设备的性能。文章首先对各种频率合成技术进行了综述。随后, 介绍了直接数字频率合成技术 (DDS) 与锁相环频率合成技术 (PLL) 的基本原理, 并给出了使用DDS激励PLL实现L波段频率发生器电路的设计方案。经过反复测试, 实现了L波段信号变频输出。完成了L波段信号发生器的可行性验证。

关键词：L波段,频率发生器,DDS,PLL

参考文献

[1]张霄云.基于DDS的L波段跳频频率合成器的设计[D].西安电子科技大学, 2007.

[2]黄智伟.锁相环与频率合成器电路设计[M].一版.西安:西安电子科技大学出版社, 2008:1-525.

[3]郑百衡.L波段频率合成器的研究和应用[D].电子科技大学, 2003.

[4]高泽溪, 高成.直接数字频率合成器 (DDS) 及其性能分析[J].北京航空航天大学学报, 1998, 24 (15) :615-618.

[5]陈邦嫒.射频通信电路[M].一版.北京:科学出版社, 2002:287-293.

[6]杨建军.DDS+PLL组合系统及实现[J].电信技术, 2000, 1:72-75.

[7]Analog Devices Inc.AD9952 400MSPS, 14bit, 1.8V CMOSDirect Digital Synthesizer.www.analog.com.

[8]Analog Device Inc.ADF4106 RF PLL Frequency Synthesizers.www.analog.com.