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 <p id="2QH8A3SM">PCIe 5.0都还没焐热呢，PCIe 7.0就来了！近日，<strong>新思科技（Synopsys）日前宣布推出业界首款完整的PCIe 7.0 IP解决方案，</strong>包括控制器、IDE安全模块、PHY和验证IP。其中，验证IP现已上市，PCIe 7.0控制器（带IDE安全功能）和PHY IP面向先进工艺计划于2025年初全面上市。与上一代PCIe相比，该IP解决方案可将互连功耗效率提高多达50%，并使相同芯片周长的互连带宽翻倍。此外，新思科技PCIe 7.0 PHY IP提供出色的信号完整性，每通道速度高达128Gb/s，并可与新思科技CXL控制器IP解决方案无缝集成。它还提供了出色的信号完整性和数据加密功能，能够有效防止硬件攻击，同时支持广泛的生态系统互操作性。该方案的推出得到了全球多家领先科技公司的大力支持，<strong>包括英特尔、Astera Labs、Enfabrica、Kandou、Rivos和Microchip等</strong><img src="https://nimg.ws.126.net/?url=http%3A%2F%2Fdingyue.ws.126.net%2F2024%2F0625%2Fcba0af73j00sfmq5q001sd200u000irg00u000ir.jpg&thumbnail=660x&quality=80&type=jpg"/>PCIe 7.0到底更新了什么？首先，毫无疑问，Data rate再翻倍，<strong>PCIe 6.0的Data rate是64GT/s，7.0则是128GT/s</strong>，真是惊人！单个Lane的速率128GT，换算成GB就是16GB/s，<strong>一块SSD正常4个Lane，就是64GB/s。</strong>等到PCIe 7.0开始出现的时候，NAND transfer rate将不再是瓶颈，虽然当前的3600MT/s还无法支撑PCIe 7.0的速率。可以预见的是，4800MT/5600MT的NAND将呼之欲出。因为Data rate的不断翻倍，对于电信号的传输带来了非常高的挑战，因为任何PCB均存在寄生电阻、电容和电感，过快的Data rate意味着过高的dV/dt，因为电流I=C*dV/dt，如此大的电流在一个RCL电路中不可避免会引起振荡，进而会让整个信号失真，数据传输错误率失控。所以，我们看到，从PCIe 6.0开始，PCI-SIG便修改了信号调制方法，从NRZ切换到了PAM4.<img src="https://nimg.ws.126.net/?url=http%3A%2F%2Fdingyue.ws.126.net%2F2024%2F0625%2F73b1ac58j00sfmq5r0011d200gw0095g00gw0095.jpg&thumbnail=660x&quality=80&type=jpg"/></p><p id="2QH8A3SP"><strong>从1.0到6.0的回顾</strong></p><p id="2QH8A3SS">PCI 技术于 1992 年首次亮相，支持 133 MB/s 的峰值吞吐量和 33 MHz 的时钟速度，并很快成为连接计算机系统组件的标准总线，随后在 1998 年，PCI-X（PCI 扩展）提供了行业所需的更高带宽，2004 年，一群英特尔工程师成立了 Arapaho 工作组，开始制定新的标准，后续，其他公司也加入了这一小组。在正式确定 PCI Express（PCIe）之前，新标准考虑过多个名称。某种程度PCIe是 PCI 的继承者，因为其具有类似的功能，但PCIe其实是一种完全不同于PCI 的设计。它更像是板上网络，而不是 PCI 时代的众多旧式并行接口，最终，行业在这一年成功走向PCIe 1.0标准。</p><p id="2QH8A3ST">最初的标准 PCIe 1.0a 每条通道的数据传输速率为 250MB/s，总传输速率为 2.5GT/s（每秒千兆传输），与其他串行总线一样，性能通常以每秒传输次数来衡量，以避免将开销比特算作 "数据"。PCIe 1.0a 采用 8b/10b 编码方案，因此只有 80% 的传输位是真正的 "数据"。开销比特有两个主要功能。首先，它们确保串行接口始终有足够的时钟转换来恢复时钟。其次，它们确保没有净直流电流。</p><p id="2QH8A3SU">之后PCIe标准开启了定期升级，其传输速率不断提高。由于 PCIe 主要用于基于英特尔处理器的个人电脑和服务器，因此在实践中，英特尔一旦发布使用 PCIe 的处理器，新标准就会生效。该标准演变的总体思路是选择可在当时主流工艺节点上制造的传输速率。不过，由于 PCIe 无处不在，因此无论底层架构如何，大多数需要高性能外设总线的设计都会使用 PCIe，例如Arm 服务器基础系统架构规范中就规定了 PCIe 要求。</p><p id="2QH8A3SV">2007 年推出的 PCIe 2.0 将传输速率提高了一倍，但编码方案保持不变，它的带宽翻倍，且兼容PCIe 1.0标准，此外还改进了数据链路层的处理，支持更高效的电源管理，同时增强了数据完整性和信号传输的稳定性。</p><p id="2QH8A3T0">2010 年推出的 PCIe 3.0 改用了效率更高的 128b/130b 编码方案，并增加了已知二进制多项式的扰码功能，从而在时钟恢复和无直流偏置方面实现了 0 和 1 的良好平衡。这也大大提高了传输速率，16 通道 PCIe 3.0 接口的传输速率最高可达 15.7 GB/秒。如今，PCIe 3.0 是已上市设备中部署最广泛的 PCIe 版本。例如谷歌第三代 TPU 就使用了 PCIe 3.0，而目前普遍应用的 USB4 标准也基于 PCIe 3.0。</p><p id="2QH8A3T3"><strong>PCIE3.0</strong></p><p class="f_center">最早第一代PCIe 1.0标准于2003年推出，支持每通道2.5GT/S的传输速率和每通道250MB/S的数据速率，随着技术的进步，2007年初推出第二代的PCIe,其每通道传输速度为5 GT/s，吞吐量（带宽）也增加了一倍，达到每通道500MB/s,，但由于8b/10b编码方案的开销占比为20%，因此单lane的传输带宽为4 Gb/s。PCIe 3.0及以后的版本使用更高效的128b/130b编码，将开销占比降低到了1.5%。通过减少开销占比，PCIe3.0的单lane传输带宽相比PCIe2.0翻倍，达到8 Gb/s，同时保持了与PCle 2.0版本软件和机械接口的兼容性。由于完全向下兼容，PCIe 3.0为客户端和服务器配置提供了与PCIe 2.0相同的拓扑结构。PCIe 1. x和2. x卡可以无缝地插入支持PCIe 3.0的插槽中，反之亦然，支持这些配置以协商的最高性能水平运行。PCIe 3.0规范包含了Base和CEM（卡机电）规范，其中基本规范里的电气部分定义了集成电路(IC)级的电气性能，并支持8 GT/s信令。眼图（Eye Diagram）是一种通信领域中常用的时域分析工具，它可以用来评估数字通信系统中的信号完整性和传输质量（因为示波器显示的图形很像人的眼睛，因此被称为“眼图”）。由于PCIe的传输速率随着标准的迭代而增加，信号质量也会受到影响。如下图中的眼图闭合所示，通道长度越长信号质量也会越低，随着速度和信道距离的增加，物理层的验证测试更具挑战性。PCIe 3.0中8 GT/s的速度严重降低了接收器的信号，这将在示波器上以眼图闭合的形式出现（不均衡）。为了实现准确的通信，发送端和接收端需要就构成1和0的电平达成均衡，并采用诸如均衡和去加重等技术，使接收端清晰地看到数据。<img src="https://nimg.ws.126.net/?url=http%3A%2F%2Fdingyue.ws.126.net%2F2024%2F0625%2F3b601f3dj00sfmq5s001jd000jn00agg.jpg&thumbnail=660x&quality=80&type=jpg"/><br/></p><p id="2QH8A3T8">PCIe 3.0标准增加了接收器均衡和发送器去加重点，这对于能否实现8 GT/s及以上的速率至关重要。均衡可以在发送器、接收器或同时在两者中。PCIe 1.x和PCIe 2.x指定了一种简单的均衡形式，称为发送器去加重。去加重减少了接收器接收到的低频能量，均衡则降低了高频时更大的信道损耗影响。接收器均衡的实现需要各种类型的算法，最常见的两种是线性反馈和决策反馈(DFE)。发送器去加重均衡发生在发送器，而DFE预加重发生在接收器。接收器均衡也可以包括与DFE相结合的连续时间线性均衡（CTLE）。为了提高发送端和接收端之间的传输距离，PCIe 3.0引入了一个主动均衡适应过程，接收器可以调整发送器的前置尖头信号和去加重，以实现最适合自己的特定传输线的均衡性能。该性能需要全新的物理层测试，即接收器和发送器的链路均衡测试。链路均衡接收器测试的目的是检查接收器是否可以在最坏的应力条件下调整其链路的发送器均衡，而链路均衡发送器测试的目的是检查发送器是否按照链路的接收器的请求在物理上和逻辑上执行更改。</p><p class="f_center"><img src="https://nimg.ws.126.net/?url=http%3A%2F%2Fdingyue.ws.126.net%2F2024%2F0625%2F48228d1aj00sfmq5s002ad200rs00cig00rs00ci.jpg&thumbnail=660x&quality=80&type=jpg"/><br/>PCIe 4.0 标准于 2017 年首次推出，提供 64 GBps 的吞吐量，带宽继续翻倍，保持与PCIe 3.0的兼容性，同时强化了通道管理和错误检测机制，也增加了对更高带宽需求的支持，如用于高性能存储和网络应用。不过它直到 2019 年才用于 SSD。2019 年 7 月首次推出的AMD Ryzen 3000 系列 CPU是首批开箱即用支持 PCIe 4.0 x16 的台式机 CPU。要获得全面支持，用户需要运行X570 芯片组的新主板。<br/></p><p id="2QH8A3TC"><strong>PCIE4.0</strong></p><p id="2QH8A3TG">PCIe 4.0标准在PCIe 3.0上线7年后于2017年推出。与前一代相比，PCIe 4.0将传输速率从8 Gb/s提高至16 Gb/s，并与前几代技术从软件到时钟架构再到机械接口充分兼容。从协议和编码的角度来看，PCIe 4.0与PCIe 3.0有许多共同点，包括128/130位编码。乍一看，PCIe 4.0与PCIe 3.0的共同点相较PCIe 3.0与PCIe 2.0的共同点更多。但是，当提高设备速度时，会自动通过相同的通道发送更高的频率。电信号传输过程中链路中的电阻会导致插入损耗或衰减，并随着频率的提高而增加。在16 GT/s时，PCIe 4.0信号在典型的FR4通道(最常见的印刷电路板材料)中衰减显著。因此，为确保PCIe 4.0设计的信号完整性需要额外的测试，原因是16GT/s（PCIe 4.0）的信号损失比8 GT/s（PCIe 3.0）的信号损失要大得多。PCIe 4.0在规范中增加了计时器部分以扩展通道的范围，并特别增加了系统的复杂性测试。即使测试复杂度增加，8 GT/s的PCIe 3.0测试次数也高于16 GT/s的PCIe 4.0测试次数。这是因为PCIe 3.0需要测试三种不同的通道场景：即短、中、长，而PCIe 4.0仅测试长通道场景即可。与PCIe 3.0一样，PCIe 4.0有时也被称为“闭眼”规范。这意味着即使你有一个完美的发送器，以及一个基本零抖动的发送器，当你把发送器连接到一个频道时，符号间的干扰会迫使“眼睛”闭上。能否成功传输PCIe 4.0信号，取决于接收器的均衡策略能否将“眼睛”打开。当支持16 GT/s的PCIe 4.0设备链接到另一个支持16 GT/s的PCIe 4.0设备时，链路均衡有两个步骤。首先，以8 GT/s的速度建立链接，如果成功，链路均衡过程将再重复一次，以达到16 GT/s的速率。对于PCIe 4.0，设计人员应该评估其系统的性能变化耐受度。了解性能变化是必不可少的，因为信号性能因卡而异。这些差异会导致信道损耗、串扰和信道不连贯的增加，从而导致更多的系统噪声、抖动性能的恶化和信号闭眼。</p><p id="2QH8A3TH">PCIe 5.0标准于 2019 年 5 月发布，它带来了 128 GBps 的吞吐量，同时提升了信号完整性和误码率（BER）控制，还支持了更高性能的设备，如用于人工智能和高性能计算（HPC）。该规范向后兼容前几代 PCIe，英特尔是第一个在 CPU 上采用 PCIe 5.0 的公司，其推出的Alder Lake 平台就支持了PCIe 5.0标准。</p><p id="2QH8A3TK"><strong>PCIE5.0</strong></p><p id="2QH8A3TO">自从PCIe4.0以后，PCIe的迭代速度明显提速，PCIe4.0的市场还没有焐热，PCI-SIG于2019年5月发布了PCIe 5.0规范，将传输速率提高一倍，达到32 GT/s，同时保持低功耗和与前几代的向后兼容性。PCIe 5.0承诺通过x16配置达到128 GB/s的吞吐量，在数据中心可实现400GE的速度。PCIe 5.0和400GE的速度共同支持人工智能（AI）、机器学习、游戏、视觉计算、存储和网络等应用。这些进步使5G、云计算和超大规模数据中心的创新得以推动。PCIe 5.0标准是在4.0的基础上做了一个相对简单的扩展。它采用与PCIe 4.0相同的Tx和Rx测试方法，以及类似用于校准接收器应力抖动测试的“眼睛”宽度和高度的方法。新标准进一步降低了延迟，并兼容了长距离应用的信号损失。PCIe 5.0使用128b/130b编码方案，该方案在PCIe 3.0和兼容的CEM连接器中首次亮相。PCIe 5.0中的新功能是均衡旁路模式，能实现从2.5 GT/s直接到32 GT/s的训练，可加快链路初始化速度，这有助于在发送器、信道和接收器条件的系统（如嵌入式系统）中减少链路启动时间，为32 GT/s的链路均衡测试提供了一条新的训练路径。一般来说，除了需要实现速度提升，或者实现电气更改以提高信号完整性和连接器的机械强度之外，规格变化很小。</p><p id="2QH8A3TP">定义 PCIe 标准的 PCI-SIG 曾预计 PCIe 4.0 和 PCIe 5.0 将在一段时间内共存，PCIe 5.0 用于需要最大吞吐量的高性能需求，例如用于 AI 工作负载和网络应用的 GPU。因此，PCIe 5.0 将主要用于数据中心、网络和高性能计算 (HPC) 企业环境，而强度较低的应用（例如台式电脑使用的应用）则可以使用 PCIe 4.0。2022年发布的也是目前最新的PCIe 6.0标准带宽再次翻倍，显著提升至每通道8 GB/s，其在互连方面也实现了巨大的变化：</p><p id="2QH8A3TS"><strong>PCIE6.0</strong></p><p id="2QH8A3U0">PCI-SIG于2022年1月发布了PCIe 6.0规范。PCIe 6.0技术是第一个使用脉冲幅度调制4级（PAM4）信号编码的PCI Express标准，使PCIe 6.0设备在保持相同信道带宽的情况下能实现PCIe 5.0设备两倍的吞吐量。PCIe 6.0技术最高可达64 GT/s，同时保持低功耗和向后兼容。PCIe 6.0承诺通过x16配置达到256GB/s的吞吐量，在数据中心实现800GE速度。PCIe 6.0和800GE的速度共同支持AI、机器学习、游戏、视觉计算、存储和网络等应用，以推动5G、云计算、超大规模数据中心等领域的发展。PCIe 6.0采用高阶调制格式PAM4信号，是对PCIe 5.0技术的重大升级。但是，它对Tx和Rx测试使用了相同的高级方法，同时添加了一些特定于PAM4的新发射器测量编码。与前几代类似，PCIe 6.0设备采用64 GT/s操作的发送器和接收器均衡，并要求前向纠错（FEC）。除了这些电气变化之外，PCIe 6.0还引入了流量控制单元(FLIT)编码。与物理层的PAM4不同，FLIT编码用于逻辑层，将数据分解为固定大小的数据包。PCIe 6.0以FLIT为单位进行事务传输，每个FLIT有256 B数据（1 FLIT=236B TLP+6B DLP+8B CRC+6B FEC=256B），每B数据占用4 UI。此外，FLIT编码还消除了以前PCIe规范的128B/130B编码和DLLP（数据链路层数据包）开销，从而显著提高了TLP（事务层数据包）效率。虽然PCIe 6.0更具优势，并且已经提出一年有余，但在PCIe 5.0还没有完全普及的当下，PCIe 6.0何时才能走进用户，有着诸多的不确定因素。目前来看，高性能和吞吐量的应用程序更需要PCIe 6.0，例如包括用于AI工作负载的图形处理单元、高吞吐量网络应用程序和Compute Express Link (CXL)技术，成为异构计算架构下数据交互的高速公路。PCIe 6.0接口在保持对前几代产品的向后兼容性的同时，将传输速率提高了一倍，达到64 GT/s，在相同的最大16通道下提供256 GB/s的吞吐量.</p><p class="f_center"><img src="https://nimg.ws.126.net/?url=http%3A%2F%2Fdingyue.ws.126.net%2F2024%2F0625%2F38e37956j00sfmq5t001gd000mk0082g.jpg&thumbnail=660x&quality=80&type=jpg"/><br/></p><p id="2QH8A3U2">PAM-4电信号调制方案：不再使用传统的不归零（NRZ）信号，而是采用具有四种电压电平的脉冲幅度信号，能够产生三眼眼图。预编码和前向纠错（FEC）可以分别减少模拟误差和数字误差。该方案能够以低延迟提供64GT/s的带宽。<br/></p><p id="2QH8A3U3">流量控制单元（FLIT）数据包传输：这种新的数据包传输架构（FEC要求采用该架构）不仅支持增加的带宽，而且还使系统能够处理增加的带宽。</p><p id="2QH8A3U4">L0p低功耗状态：当系统中的带宽需求降低时，新的L0p低功耗状态允许一些通道进入睡眠模式，从而能够优化功耗，同时又确保链路始终保持开启。</p><p id="2QH8A3U5">数据完整性和安全保护：该规范在较低的带宽级别上使用数据对象交换（DOE）作为PCIe安全构建块，并使用加密数据和密钥。组件测量认证（CMA）提供固件加密签名。完整性和数据加密（IDE）为系统提供数据包级别的安全防护，以防止物理攻击。通过将IDE与控制器耦合，它可以在64GT/s的高带宽速度下提供高效的安全防护。</p><p id="2QH8A3U8"><strong>PCIE7.0</strong></p><p id="2QH8A3UC">在AMD首发PCIe 4.0后，Intel去年紧接着开始普及PCIe 5.0。虽然PCIe 6.0规范今年初才刚刚对外公布，标准组织PCI SIG今天正式宣布开发PCIe 7.0，并前瞻了核心参数。和这几代的变化类似，PCIe 7.0在PCIe 6.0的基础上再次实现带宽翻翻，达到128GT/s，x16通道双向可以达到512GB/s。即便是SSD常走的x2/x4通道，理论峰值速度也分别提高到64GB/s和128GB/s，想象空间无限大。细节方面，PCIe 7.0和6.0一样，采用全新的PAM4调制，1b/1b编码。值得一提的是，PCIe 7.0依然保持了向下兼容。PCI SIG组织称，接下来的草案中会着重优化信道参数，并提高能效水平。按计划，PCIe 7.0标准正本会在2025年完工，外界认为全面普及恐怕要到2028年左右了；虽然我们在不遗余力地推广新技术，但我想问个问题，我们还要多久才能看到PCIe 6.0的产品正式问世呢？</p><p id="2QH8A3UF"><strong>线束行业参考学习资讯</strong></p><p id="2QH8A3VI"><strong><strong><strong>加”USB4 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